情報技術シリーズ ハードウェアシステム


目次

情報技術シリーズの発刊にあたって

まえがき

第1章 計算モデルと計算の仕組み
 1.1 データフローモデル
  1.1.1 データフローグラフの基本要素
  1.1.2 ベースバンド伝送と搬送伝送
  1.1.3 計算式からデータフローグラフへの変換
  1.1.4 データフローモデルとハードウェアの関係
 1.2 コントロールフローモデル
  1.2.1 コントロールフローグラフの基本要素
  1.2.2 データフローグラフからコントロールフローグラフへの変換
  1.2.3 メモリ:データの格納場所
  1.2.4 直列コントロールフローグラフ
 1.3 計算の仕組み
  1.3.1 逐次処理の実現
  1.3.2 演算の実現に必要なハードウェア要素
  1.3.3 コンピュータの基本構成と基本動作

第2章 コンピュータの構成とその動作

 2.1 レジスタ
  2.1.1 組み合わせ回路と順序回路
  2.1.2 順序制御を支援するレジスタ
  2.1.3 オペランドフェッチを支援するレジスタ
  2.1.4 演算を支援するレジスタ
 2.2 バス
  2.2.1 専用バス
  2.2.2 共用バス
 2.3 クロック
 2.4 バスによる接続例
  2.4.1 順序制御系のバス構成
  2.4.2 オペランドフェッチ系のバス構成
  2.4.3 演算実行系のバス構成
  2.4.4 CPU構成
 2.5 命令とその実行
  2.5.1 命令形式
  2.5.2 アドレス指定形式
  2.5.3 命令の実行

第3章 CPUの構成と機能

 3.1 配列計算と命令セット
  3.1.1 命令セットの拡張
  3.1.2 レジスタトランスファ文の表記法
 3.2 命令セットASM1−直接アドレス指定
  3.2.1 命令の形式と意味
  3.2.2 CPU構成と命令実行のサイクル
  3.2.3 ASM1プログラムとその性能
 3.3 命令セットASM2−間接アドレス指定
  3.3.1 命令の形式と意味
  3.3.2 CPU構成と命令実行のサイクル
  3.3.3 ASM2プログラムとその性能
 3.4 命令セットASM3−インデックスレジスタ間接アドレス指定
  3.4.1 命令の形式と意味
  3.4.2 CPU構成と命令実行のサイクル
  3.4.3 ASM3プログラムとその性能
 3.5 命令セットASM1−相対アドレス指定
  3.5.1 命令の形式と意味
  3.5.2 CPU構成と命令実行のサイクル
  3.5.3 ASM4プログラムとその性能

第4章 制御装置−マイクロプログラム
 4.1 制御装置と制御パルス
  4.1.1 制御パルス
  4.1.2 制御装置の構成法
 4.2 マイクロプログラム
  4.2.1 制御信号の種類
  4.2.2 μ命令の形式
  4.2.3 μプログラムによる制御
  4.2.4 フィールド値の意味
 4.3 μプログラムの具体例
  4.3.1 ADD命令のμプログラム
  4.3.2 STORE命令のμプログラム
  4.3.3 JNN命令のμプログラム
  4.3.4 μプログラム例のまとめ

第5章 パイプライン処理
 5.1 構造ハザードとその回避法
 5.2 各ステージにおけるデータ流
  5.2.1 直接/間接アドレス指定命令
  5.2.2 即値指定命令
  5.2.3 条件付き分岐命令(FDAΦΦ型)
  5.2.4 インデックスレジスタを“−1”する命令
  5.2.5 レジスタ間演算命令(FDΦΦE型)
  5.2.6 命令とFDAMEの関係
 5.3 データハザードとコントロールハザード
  5.3.1 データハザード
  5.3.2 コントロールハザード
 5.4 パイプラインの高速化手法
  5.4.1 ソフトウェアパイプライニング
  5.4.2 ループアンローリング

第6章 メモリ

 6.1 メインメモリ:ICメモリ
  6.1.1 メモリのセル構成と読出し/書込み動作
  6.1.2 ワード構成と読出し/書込み動作
  6.1.3 メモリ構成と読出し/書込み動作
 6.2 磁気ディスク
  6.2.1 ヘッドと記録原理
  6.2.2 トラック
  6.2.3 ディスクの読出し/書込み動作
  6.2.4 ディスクのメモリ動作の特徴
  6.2.5 ブロック転送による高速化

第7章 バッファ

 7.1 バッファの働き
 7.2 通常型(FIFO)のやりとり
  7.2.1 生産速度と消費速度がほぼ等しいとき
  7.2.2 生産速度と消費速度に差があるとき
 7.3 ブロック転送の効果と再利用の効果
  7.3.1 ブロック転送の効果
  7.3.2 再利用の効果
 7.4 3者間の協調動作−2バッファ
  7.4.1 単調な場合
  7.4.2 中間部が高速の場合
  7.4.3 中間が低速の場合−ボトルネック
  7.4.4 ブロック転送(再利用)の効果

第8章 入出力動作−内部装置と外部装置の接続

 8.1 入出力
  8.1.1 外部装置と内部装置
  8.1.2 入出力制御の概要
  8.1.3 入出力の原理
 8.2 プログラムI/O+ビジーウェイティング
  8.2.1 CPU,コントローラ,デバイスの関係
 8.3 プログラムI/O+割込み
  8.3.1 割込みの概要
  8.3.2 CPU,コントローラ,デバイスの関係
 8.4 DMA+ビジーウェイティング
  8.4.1 DMAの必要性−プログラムI/Oの問題点
  8.4.2 バッファ領域
  8.4.3 DMAの概要
  8.4.4 CPU,コントローラ,デバイスの関係
 8.5 DMA+割込み
  8.5.1 CPU,コントローラ,デバイスの関係
 8.6 DCR,DSRの構造と割込みの仕組み
  8.6.1 DCRとDSRにおけるビットの意味
  8.6.2 割込みを実現する仕組み

第9章 並行処理−マルチタスク
 9.1 家事における並行処理
  9.1.1 並行処理によるスループットの向上
  9.1.2 手のかかる仕事と手のかからない仕事
  9.1.3 時分割処理:2種類の仕事を同時にこなす方法
 9.2 コンピュータにおける並行処理
  9.2.1 マルチプログラミング
  9.2.2 タイムシェアリング処理

第10章 仮想メモリ
 10.1 仮想メモリの概念
  10.1.1 ページアウト/ページイン
  10.1.2 リプレースメントアルゴリズム
  10.1.3 仮想メモリとキャッシュの違い
 10.2 メモリ階層とCPUのメモリ参照動作
  10.2.1 メモリ階層
  10.2.2 メモリ参照の局所性
  10.2.3 ページヒットとページフォルト
 10.3 仮想メモリを実現するための機構
  10.3.1 仮想メモリのアドレス体系
  10.3.2 ページフォルト時の手順
 10.4 仮想メモリの動作と性能
  10.4.1 ページ参照列
  10.4.2 リプレースメントアルゴリズム
  10.4.3 メモリの状態遷移
  10.4.4 実効アクセスタイム

第11章 キャッシュメモリ

 11.1 仮想メモリからキャッシュメモリへ
  11.1.1 キャッシュと仮想メモリの類似点
  11.1.2 キャッシュと仮想メモリの相違点
 11.2 キャッシュの性能
  11.2.1 メモリ参照の局所性
  11.2.2 実効アクセスタイム
 11.3 キャッシュにおける一致性問題
  11.3.1 ライトスルー問題
  11.3.2 ライトバック方式
  11.3.3 バッファ方式
 11.4 内容検索メモリの基礎
  11.4.1 CAMの原理
  11.4.2 メモリからCAMへ
  11.4.3 CAMの必要性
 11.5 キャッシュの構成法
  11.5.1 内容検索とアドレスアクセスの組合せ
  11.5.2 全ブロックで一致検出する方式−フルアソシアティブマッピング
  11.5.3 1ブロックのみで一致検出する方式−ダイレクトマッピング
  11.5.4 複数ブロックで一致検出する方式−セットアソシアティブマッピング
  11.5.5 マッピング方式のまとめ

第12章 数の表現

 12.1 奇数変換
  12.1.1 整数
  12.1.2 実数
 12.2 補数
  12.2.1 10進数
  12.2.2 2進数
 12.3 正数と負数
  12.3.1 最上位ビットを符号ビットとみなす方式
  12.3.2 2の補数を負数とみなす方式

参考文献

索引


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